Forscher des belgischen Halbleiterforschungszentrums imec haben eine NAND-DRAM-Hybridspeicherarchitektur vorgestellt, angeblich die erste dreidimensionale (3D) Implementierung der CCD-Technologie (Charge Coupled Device), die für Speicheranwendungen entwickelt wurde. Diese Entwicklung zielt darauf ab, die aktuelle Speicherhürde beim Computing mit künstlicher Intelligenz (KI) zu beseitigen, bei der Verarbeitungseinheiten wie GPUs und Beschleuniger aufgrund unzureichender Speicherbandbreite und Energieeffizienz mit Verzögerungen konfrontiert sind.
Die neue Architektur vereint die Geschwindigkeit und Wiederbeschreibbarkeit von DRAM mit der Dichte und Effizienz, die typischerweise mit NAND-Speichern verbunden sind. In der Vergangenheit wurde die CCD-Technologie in Digitalkameras, Videogeräten und in der wissenschaftlichen Bildgebung eingesetzt, doch die Innovation von imec nutzt sie für erweiterte Speicherfunktionen.
Die 3D-CCD-Architektur ermöglicht eine vertikale Stapelung von Speicherzellen, im Gegensatz zu herkömmlichem DRAM, bei dem die Zellen auf einer flachen Ebene angeordnet sind. Diese vertikale Anordnung reduziert die Herstellungskosten und Leckagen und überwindet die Einschränkungen, die zuvor bei der DRAM-Technologie aufgetreten sind. Das Design verwendet Indium-Gallium-Zink-Oxid (IGZO) als Ersatz für Silizium, was eine geringere Leckage und eine verbesserte Datenspeicherung im Prozess verspricht.
Imec hat mit seinem Prototyp Ladungsübertragungsgeschwindigkeiten von mehr als 4 MHz nachgewiesen, obwohl derzeit eine begrenzte Anzahl gestapelter Schichten verwendet wird. Die Architektur birgt Potenzial für eine Skalierbarkeit ähnlich der NAND-Technologie, bei der bestehende kommerzielle Chips mehr als 200 Schichten in der Stapelung aufweisen.
Laut Maarten Rosmeulen, Programmdirektor für Speicherspeicher bei imec, ermöglicht das Design der Architektur den Datenzugriff auf Blockebene im Gegensatz zur byteadressierbaren Natur des herkömmlichen DRAM, wodurch es besser für moderne KI-Workloads geeignet ist. Rosmeulen gab an, dass das neue Gerät als Pufferspeicher dienen kann, der in eine 3D-NAND-Flash-String-Architektur integriert ist, wodurch Kosteneffizienz und Bitdichte optimiert werden.
Von der Hybridarchitektur wird erwartet, dass sie eine verbesserte Ausdauer und einen geringeren Verschleiß bietet, was sich für künftige KI-Trainings- und Inferenzaufgaben als vorteilhaft erweisen könnte. Imec plant, die Architektur als Compute Express Link (CXL) Typ-3-Gerät zu positionieren, um Verbindungen zwischen GPUs, CPUs und Beschleunigern zu ermöglichen – ein wichtiger Faktor, da KI-Modelle über die Fähigkeiten lokaler GPU-Ressourcen hinausgehen.
Während der Prototyp erhebliche Fortschritte aufweist, erkennt imec mehrere Herausforderungen an, darunter das thermische Verhalten, die Skalierung der Schichtanzahl und die praktische Integration in bestehende Systeme. Wenn diese Hürden erfolgreich überwunden werden, kann die Hybridarchitektur dazu beitragen, die erheblichen Kosten zu senken, die mit DRAM in der KI-Infrastruktur verbunden sind.
